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    公开号:WO1988009037A1
    申请号:PCT/DE1988/000195
    申请日:1988-03-25
    公开日:1988-11-17
    发明作者:Anastasios Karetsos；Gerhard Zwilling
    申请人:Siemens Aktiengesellschaft；
    IPC主号:G11C11-00
    专利说明:
    [0001] CMOS-RAM Speicher auf einer Gate Array-Anordnung
    [0002] Die Erfindung bezieht sich auf einen CMOS-RAM Speicher auf einer Gate Array-Anordnung bestehend aus 7 Transistor-Grundzellen, bei dem eine Speicherzelle mit einer Grundzelle realisierbar ist.
    [0003] Gate Array Anordnungen sind bekannt (z.B. Hitachi Review Vol. 33 (1984) Nr. 5 , S. 261 - 266). Bei solchen Gate Array Anordnungen werden auf einem Chip Bereiche in bestimmter Anordnung vorgesehen, auf denen Grundzellen realisiert sind. Die Grundzellen bestehen aus N-Kanal- und P-Kanaltransistoren, die in bestimmter Weise in den Bereichen angeordnet sind. Durch Verbindung der N- und P-Kanaltransistoren pro Grundzelle kann die Grundzelle zur Realisierung einer Grundfunktion spezifiziert werden und ihr z.B. eine logische Funktion oder eine Speicherfunktion gegeben werden. Aus Hitachi Review, die oben zitiert worden ist, ergibt sich, daß eine Grundzelle z.B. aus 10 Transistoren bestehen kann, die so miteinander verbunden werden, daß eine RAM-Speicher Zelle mit einem Eingang oder zwei Eingängen entsteht. Durch andere Verbindungen der Transistoren in einer Grundzelle kann z.B. eine logische Funktion, z.B. eine NAND-Funktion realisiert werden.
    [0004] Die Realisierung von Speichern unterschiedlicher Kapazität wurde bisher auf verschiedene Art erreicht. Für speichernde Strukturen kleiner Kapazität wurden bistabile Schaltungen verwendet. Diese sind aus mehreren Gattern zusammengesetzt und benötigen deshalb verhältnismäßig viele Grundzellen eines Gate Arrays zur Speicherung einer Informationseinheit. Speicher großer Kapazität wurden dadurch realisiert, daß ein als allgemeine Zelle entworfener Speicherblock definierter Kapazität in den Kernbereich des Chips eingebaut wurde. Dies führte dazu, daß die Kapazität eines Speichers nur in Schritten der Speicherkapazität dieser allgemeinen Zelle gewählt werden kann. Die für die allgemeinen Zellen reservierte Fläche kann somit nur für den Speicher verwendet werden, nicht für eine sonstige logische Funktion.
    [0005] Die der Erfindung zugrundeliegende Aufgabe besteht darin, einen RAM-Speicher anzugeben, dessen Speicherzellen aus 7 Transistor-Grundzellen besteht und dessen Größe beliebig an Kundenanforderungen angepaßt werden kann.
    [0006] Diese Aufgabe wird bei einem CMOS-RAM Speicher der eingangs angegebenen Art gemäß dem Kennzeichen des Patentanspruchs 1 gelöst.
    [0007] Es werden somit zur Realisierung eines oder mehrerer Speicherfelder für jede Speicherzelle nur eine Grundzelle verwendet. Um die Speicherfelder herum werden dann die zur Auswahl, zum Lesen und Schreiben von Informationen erforderlichen Schaltungen angeordnet. Diese werden ebenfalls ausschließlich mit Hilfe der Grundzellen realisiert. Soll ein Speicherfeld hinzugefügt werden oder Speicherfeld vergrößert werden, dann ist dies auf einfache Weise möglich. Es müssen nur zusätzlich Grundzellen für die Speicherzellen vorgesehen werden, die entweder in einem bisherigen Speicherfeld angeordnet werden oder es wird ein ganzes Speicherfeld neben einem bisherigen Speicherfeld angefügt. Die Lage der für die Ansteuerung und Auswahl der Speicherzellen erforderlichen Schaltungen, die um die Speicherfelder herum gruppiert sind, wird dabei kaum berührt. Zu dem können die möglichen Speicherkonfigurationen frei gewählt werden. Wenn die maximale Speicherkapazität z.B. 16 K beträgt, dann kann die mögliche Speicherkonfiguration entweder 512 Worte mal 32 Bit bis 4096 mal 4 Bit betragen. Es ist zweckmäßig, die Wortbreite größer/gleich 4 Bit zu wählen, wobei die Wortbreite in 1 Bitstufen erweitert werden kann. Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
    [0008] Anhand von Ausführungsbeispielen, die in den Figuren dargestellt sind, wird die Erfindung weiter erläutert. Es zeigen
    [0009] Fig. 1 eine Prinzipdarstellung eines RAM-Speichers,
    [0010] Fig. 2 das Layout einer Grundzelle,
    [0011] Fig. 3 den Stromlaufplan einer Speicherzelle,
    [0012] Fig. 4 eine Ansteuerschaltung zur Erzeugung von Schreibsignalen,
    [0013] Fig. 5 ein Wortleitungsdecoder zur Erzeugung von Wortleitungssignalen,
    [0014] Fig. 6 ein Vordecoder, der aus einem Teil der Adressensignale Adressenzwischensignale für den Wortleitungsdecoder erzeugt,
    [0015] Fig. 7 einen Blockdecoder zur Auswahl eines Speicherfeldes,
    [0016] Fig. 8 eine Prinzipdarstellung der Anordnung von Schreib/Leseschaltungen,
    [0017] Fig. 9 ein Stromlaufplan einer Schreib/Leseschaltung,
    [0018] Fig. 10 das Layout einer Speicherzelle,
    [0019] Fig. 11 den Stromlaufplan einer Ansteuerschaltung gemäß Fig. 4,
    [0020] Fig. 12 das Layout der Ansteuerschaltung,
    [0021] Fig. 13 ein Layout des Wortleitungsdecoders.
    [0022] Nach Fig. 1 sind nebeneinander mehrere Speicherfelder SF1 bis SFn angeordnet, die jeweils in Zeilen und Spalten, also matrixartig, Speicherzellen enthalten. Ein Speicherfeld kann z.B. aus m-Reihe-n (m=4...64) zu nxK Spalten (n=1...64,4 ≤ K ≤ 32) (n x K ≤ 256) bestehen, wobei K die Datenwortbreite in Bit darstellt. Durch Veränderung der Anzahl von Zeilen kann somit die Kapazität des Speichers erhöht werden, eine Erhöhung der Kapazität ist auch möglich, wenn man zusätzliche Speicherfelder SF vorsieht. Benachbart zu jedem Speicherfeld SF, und zwar in Zeilenrichtung gesehen, ist eine Ansteuerschaltung AST vorgesehen, die Schreibsignale erzeugt, wenn in das Speicherfeld Information eingeschrieben werden soll. Dazu erhält sie von einem Wortleitungsdecoder WD ein Wortleitungssignal, durch das eine bestimmte Wortleitung des Speichers (Zeile) ausgewählt wird und bei einer Mehrheit von Speicherfeldern von einem Blockdecoder BD ein Auswahlsignal zur Auswahl eines bestimmten Speicherfeldes SF. Der Wortleitungsdecoder WD ist pro Speicher nur einmal vorgesehen, ihm sind mehrere Speicherfeider zuordenbar. Die Auswahl eines bestimmten Speicherfeldes SF erfolgt dann über den Blockdecoder BD.
    [0023] Dem Wortleitungsdecoder WD werden über einen Vordecoder VD1 Adressensignale A zugeführt, die ihm ermöglichen, die Wortleitung derjenigen Zeile auszuwählen, in die eine Information eingespeichert werden soll.
    [0024] Die einzelnen Speicherfelder SF werden durch de n Blockdecoder BD ausgewählt, dem zu diesem Zwecke ebenfalls Adressensignale A zugeführt werden, die über einen Vordecoder VD2 geführt worden sind.
    [0025] In Spaltenrichtung gesehen liegen neben den Speicherfeldern SF die Scheibleseverstärkerschaltungen SL, die mit einem Datenbus DB verbunden sind. Über diesen Datenbus können den Speicherfeldern SF Informationen zugeführt werden, die in die Speicherzellen eingeschrieben werden sollen oder es können aus den Speicherfeldern ausgelesene Informationen abgegeben werden. Mit Hilfe eines Schreibauswahlsignales WX wird festgelegt, ob in den Speicher Information eingeschrieben werden soll oder aus dem Speicher Information ausgelesen werden soll. Im Blockdecoder BD werden aus Adressensignalen das Speicherfeld ausgewählt und ein Auswahlsignal zum Schreiben bzw. ein Auswahlsignal zum Lesen erzeugt. Schließlich ist noch ein Chipauswahlsignal CS vorgesehen, um den Speicher zu aktivieren/inaktivieren.
    [0026] Die Speicherfelder SF, die Ansteuerschaltungen AST, der Wortleitungsderoder WD, die Blockdecoder BD und die Schreibeleseverstärkerschaltungen SL sind mit Hilfe einer Grundzelle GZ realisiert, deren Layout Fig. 2 zeigt. Die Grundzelle enthält drei P-Kanaltransistoren TP1, TP2, TP3 und drei N-Kanaltransistoren TN1, TN2, TN3, die gleiche Kanalweite haben und deren Gateanschlüsse zwischen zwei Bereichen BE1, BE2 für die P-Kanaltransistoren und die N-Kanaltransistoren liegen. Benachbart zu den N-Kanaltransistoren TN1 bis TN3 liegt noch ein vierter N-Kanaltransistor AT, der eine kleinere Kanalweite hat als die übrigen N-Kanaltransistoren TN. Die Grundzelle wird auf beiden Seiten mit einer Leitung für die Versorgungsspannungen abgeschlossen, nämlich auf der Seite der P-Kanaltransistoren TP für die Versorgungspannung VDD, auf der Seite der N-Kanaltransistoren TN für die Versorgungsspannung VSS.Hingewiesen werden muß noch, daß die N-Kanaltransistoren TN in einer P-Wanne PW liegen, die über einen Wannenkontakt WKT mit der Versorgungsspannung VSS verbunden ist. Neben dem Bereich für die P-Kanaltransistoren TP sind Substratkontakte SKT angeordnet, die mit der Versorgungsspannung VDD verbunden sind.
    [0027] Mit Hilfe einer solchen 7 Transistor-Grundzelle kann nun eine Speicherzelle SZ gemäß Fig. 3 realisiert werden. Diese besteht aus einem Auswahltransistor AT und zwei rückgekoppelten Invertern. Der eine Inverter ist mit Hilfe der Transistoren TP1 und TN1 realisiert, der andere Inverter mit Hilfe der Transistoren TP2, TP3 und TN2 und TN3. Der Auswahltransistor AT ist zusätzlich mit einer Bitleitung BIT verbunden, seine Gateelektrode mit einer Leitung für das Wortleitungssignal R, die Gateelektrode des Transistors TP2 des zweiten Inverters ist mit dem Schreibsignal W, die Gateelektrode des korrespondierenden Transistors TN2 mit dem invertierten Schreibsignal W' verbunden.
    [0028] Da bei Gate Arrays die Transistorweiten relativ groß vorgegeben sind, muß die Rückkopplungsleitung RL zum Beschreiben der Zelle hochohmig schaltbar sein. Der Auswahltransistor AT darf dabei nur eine beschränkte Weite besitzen, um ein unbeabsichtigtes Kippen der Zelle beim Lesen zu verhindern (schnelle Durchschalten des Auswahltransistors AT führt zu einer Umladung von der Bitleitung BIT auf den Eingangsknoten K1 der Zelle).
    [0029] Die Funktion der Speicherzellen nach Fig. 3 wird kurz erläutert. Soll eine Information aus der Speicherzelle ausgelesen werden, dann wird das Wortleitungssignal R der Speicherzelle zugeführt und damit der Auswahltransistor AT leitend gesteuert. Da die Schreibsignale W = 'φ" und W' = '1' anliegen, sind die Transistoren TP2 und TN2 durchgeschaltet, wodurch eine Änderung des Zustandes der Speicherzelle nicht möglich ist. Die Folge ist, daß sich die Bitleitung BIT auf das Potential am Knoten K1 umlädt. Wenn Information in die Speicherzelle eingeschrieben werden soll, dann werden durch die Schreibsignale W = '1', W' = 'φ' die Transistoren TP2, TN2 gesperrt. Der Auswahltransistor AT wird leitend gesteuert, wodurch der Knoten K1 auf Bit leitungspotential umgeladen wird. Ändert sich das Schreibsignal zu W = 'φ', W' = '1', dann gehen die Transistoren TP2, TN2 in den leitenden Zustand über und das Potential an Kl wird von der Speicherzelle aktiv aufrechterhalten. Anschließend kann das Wortleitungssignal R wieder abgeschaltet werden und der Auswahltransistor AT geht in den Sperrzustand über.
    [0030] Fig. 10 zeigt das Layout einer Speicherzelle nach Fig. 3. Die einzelnen Transistoren sind entsprechend Fig. 3 gekennzeichnet, die einzelnen Leitungen mit dem Signal, das auf diesen Leitungen geführt wird. Es ist aus Fig. 10 leicht zu erkennen, wie die einzelnen Transistoren miteinander und mit den Leitungen für die Signale verbunden sind. Eine weitere Erläuterung der Fig. 10 bedarf es demgemäß nicht.
    [0031] Aus Fig. 4 ergibt sich ein Ausschnitt aus einer Ansteuerschaltung AST. Diese sieht nämlich pro Zeile von Speicherzellen eines Speicherfeldes SF eine Ansteuerteilschaltung ASTT vor, die in Fig. 4 dargestellt ist. Sie besteht aus einem ersten NAND-Glied ND1, der das Wortleitungssignal R und ein Auswahlsignal WR vom Blockdecoder BD zugeführt wird. Das NAND-Glied ND1 ist mit ei nem Inverter IV1 ve rbunden , an dessen Ausgang das Schreibsignal W und an dessen Eingang das invertierte Schreibsignal W' abgegeben wird.
    [0032] Jede Ansteuerteilschaltung gemäß der Fig. 4 kann mit Hilfe einer Grundzelle realisiert werden , wie dies in Fig. 12 dargestellt ist. Zur Verdeutlichung ist der Stromlaufplan des NAND-Gliedes ND1 und des Inverters IV1 in Fig. 11 gezeichnet. Die hier angegebenen Transistoren treten dann wieder im Layout der Fig. 12 auf. Die einzelnen Leitungen sind wiederum mit dem Signal bezeichnet, das sie führen. Auch hier kann aufgrund des Stromlaufplanes der Fig. 11 leicht das Layout der Ansteuerteilschaltung der Fig. 12 nachverfolgt werden. Die einzelnen Transistoren sind entsprechend Fig. 2 gekennzeichnet.
    [0033] Der Wortleitungsdecoder WD, der für alle Speicherfelder SF nur einmal vorgesehen ist, enthält pro Zeile von Speicherzellen eine Decoderteilschaltung WDT, wie sie in Fig. 5 gezeigt ist. Diese Decoderteilschaltung bestimmt aus Adressensignalen AS die Wortleitung, in die eine Information eingeschrieben werden soll oder ausgelesen werden soll. Sie besteht aus einem NAND-Glied ND2, das mit Leitungen für die Adressensignale AS verbunden ist und aus Invertern IV2, die am Ausgang des NAND- Gliedes ND2 angeschlossen sind. Die Inverter IV2 sind parallel geschaltet und geben, am Ausgang das Wortleitungssignal R ab.
    [0034] Eine solche Decoderteilschaltung kann mit Hilfe von zwei Grundzellen realisiert werden, wie dies Fig. 13 zeigt. Die erste Grundzelle GZ1 realisiert das dreifache NAND Glied ND2, die benachbart liegende Grundzelle GZ2 dreimal einen Inverter IV2. Hier ist der Stromlauf nicht gezeigt, er kann jedoch ohne Schwierigkeiten aus der Decoderteilschaltung nach Fig. 5 entwickelt werden.
    [0035] Die Adressensignale AS, die den Decoderteilschaltungen WDT zugeführt werden, werden aus einem Teil der Adresse A durch einen Vordecoder VD1 entnommen. Ein Schaltbild eines solchen Vordecoders VD zeigt Fig. 6. Dem Vordecoder werden sechs Stellen einer Adresse A0 bis A5 und das Chipauswahlsignal CS zugeführt. Aus dieser Adresse erzeugt der Vordecoder VD auf übliche Weise die Adressensignale AS für den Wortleitungsdecoder WD. Dazu werden die Adressen invertiert und nicht invertiert NAND-Gliedern NDO zugeführt, die entweder mit zwei Adreßeingängen oder mit zwei Adreßeingänge und der Leitung für das Chipauswahlsignal CS verbunden sind. Auf diese Weise erfolgt eine Vordecodierung der Adresse A, eine zweite weitere Decodierung erfolgt mit Hilfe des Wortleitungsdecoders WD.
    [0036] Wenn ein Speicher mehrere Speicherfelder enthält, dann muß pro Speicherfeld SF ein Blockdecoder BD vorgesehen werden, mit dessen Hilfe das einzelne Speicherfeld SF unter Verwendung eines zweiten Teiles der Adresse A ausgewählt wird. Ein solcher Blockdecoder ist in Fig. 7 dargestellt. Er besteht aus einem NAND-Glied ND3, das mit den Adressensignalen AS verbunden ist, aus einem NOR-Glied NO1, das mit dem Ausgang des NAND-Gliedes ND3 und mit der Leitung für das Schreibauswahlsignal WX verbunden ist und am Ausgang das Lesesignal RD abgibt und aus eine weiteren NAND-Glied ND4, das über einen Inverter IV3 mit dem Ausgang des NAND-Gliedes ND3 und mit der Leitung für das Schreibauswahlsignal WX verbunden ist und am Ausgang das Auswahlsignal WR nach Invertierung über einen Inverter IV4 abgibt Der dargestellte Blockdecoder enthält seine Adressensignale AS über den Vordecoder VD2, der entsprechend Fig. 6 aufgebaut ist Er kann mit Hilfe von vier Grundzellen GZ realisiert werden.
    [0037] Die Schreibleseschaltung für vier Bit ist in Fig. 8 gezeigt. Pro Bitleitung ist eine Schreibleseschaltung SL notwendig, übe die Information von einer Datenleitung DL zur Bitleitung BIT übertragen wird. Den Schreibleseschaltungen SL wird ein Vorladesignal PRE zugeführt. Weiterhin werden ihnen das Auswahlsignal WR und das Lesesignal RD zugeleitet. Die Schreibleseschaltung für vier Bit kann auf 4 x 4 GZ realisiert werden (einschließlich der Inverter für RD', RD, WR', WR). Die Schreibleseschaltung ohne Inverter für das Auswahlsignal WR' und das Lesesignal RD' kann auf vier Grundzellen GZ realisiert werden. RD' und WR' muß dann zugeführt werden (Fig. 9).
    [0038] Zum Schreiben werden Informationen vom Datenbus DB über eine Datenleitung DL einem Tristatetreiber TRS1 zugeführt. Dieser Tristatetreiber besteht aus zwei P-Kanal-Transistoren und zwei N-Kanaltransistoren. In Abhängigkeit der Information auf der Datenleitung DL wird an die Leitung BIT entweder das Potential H oder das Potential L angelegt. Dazu muß das Auswahlsignal WR = '1' anliegen.
    [0039] Beim Lesen wird zunächst die Bitleitung über den Vorladetransistor VT vorgeladen, um von einem definierten Zustand zu Beginn des Lesevorganges auszugehen. Die Bewertung des Bitleitungspotentials übernimmt ein NOR-Glied NO2, dem auch das invertierte Lesesignal RD' zugeführt wird. Mit Hilfe des invertierten Lesesignals RD' wird das NOR-Glied NO2 gesperrt, wenn keine Information ausgelesen werden soll. Die Schaltschwelle des NOR-Gliedes NO2 ist durch Parallelschaltung mehrerer P- Kanaltransistoren gegen das Potential VDD verschoben, um eine Entladung der Bitleitung BIT schnell zu erkennen und damit die Zugriffszeit zu reduzieren.
    [0040] Dem NOR-Glied NO2 ist ein Tritstatetreiber TRS2 nachgeschaltet. Dieser legt ein Potential entsprechend dem Potential auf der Bitleitung BIT auf die Datenleitung DL. Dem Tritstatetreiber TRS2 wird dazu das Lesesignal RD zugeleitet. Aus dem Stromlaufplan der Fig. 9 kann ohne Schwierigkeiten die Funktion der Schreib-Lese-Schaltung entnommen werden.
    [0041] 13 Figuren 6 Patentansprüche
    权利要求:
    ClaimsPatentansprüche
    1. CMOS-RAM-Speicher auf einer Gate-Array-Anordnung bestehend aus sieben Transistor-Grundzellen, bei dem eine Speicherzelle mit einer Grundzelle realisierbar ist, g e k e n n z e i c h n e t durch folgende Merkmale -der Speicher sieht mindestens ein Speicherfeld (SF) aus matrixartig angeordneten Grundzellen (GZ) vor, -auf der einen Seite des Speicherfeldes (SF) ist in Zeilenrichtung ein Wortleitungsdecoder (WD) angeordnet, der pro Zeile von Speicherzellen eine aus Grundzellen realisierte Decoderteilschaltung (WDT) zur Erzeugung eines Wortleitungssignales (R) aus einem Teil einer Adresse (A) enthält, -zwischen dem Wortleitungsdecoder (WD) und dem Speicherfeld (SF) ist eine Ansteuerschaltung (AST) angeordnet, die pro Zeile von Speicherzellen eine mit einer Grundzelle realisierte Ansteuerteilschaltung (ASTT) zur Erzeugung eines Schreibsignals (W, W') in invertierter und nicht invertierter Form aus dem Wortleitungssignal (R) und einem Auswahlsignal (WR) vorsieht,
    -auf einer anderen in Spaltenrichtung liegenden Seite des Speicherfeldes (SF) benachbart zum Speicherfeld sind in Grundzellen realisierte Schreib-Lese-Schaltungen (SL) angeordnet.
    2. CMOS-RAM-Speicher nach Anspruch 1, dadurch g e k e n n z e i c h n e t , daß mehrere Speicherfelder (SF) vorgesehen sind, daß in Zeilenrichtung benachbart zu jedem Speicherfeld eine Ansteuerschaltung (AST) angeordnet ist, daß in Spaltenrichtung benachbart zu jeder Ansteuerschaltung (AST) ein in Grundzellen realisierter Blockdecoder (BD) angeordnet ist, der aus einem Teil einer Adresse und einem Schreibauswahlsignal (WX) das Auswahlsignal (WR) und ein Lesesignal (RD) erzeugt, und daß für eine Mehrzahl von Speicherfelder ein Wortleitungsdecoder (WD) vorgesehen ist, der in Zeilenrichtung benachbart zu ersten Ansteuerschaltung liegt.
    3. CMOS-RAM-Speicher nach Anspruch 1 oder 2, dadurch g e k e n n z e i c h n e t , daß die Ansteuerteilschaltung (ASTT) zur Realisierung mit einer Grundzelle (GZ) aus einem ersten NAND-Glied (ND1), dem das Wortleitungssignal (R) und das Auswahlsignal (WR) zugeführt wird und aus einem Inverter (IV1) besteht, der mit dem Ausgang des NAND-Gliedes (ND1) verbunden ist, an dessen Eingang das invertierte Schreibsignal (W') und an dessen Ausgang das nicht invertierte Schreibsignal (W) abgegeben wird.
    4. CMOS-RAM-Speicher nach einem der vorhergehenden Ansprüche g e k e n n z e i c h n e t durch einen Wortleitungsdecoder (WD) mit mit Hilfe von zwei Grundzellen (GZ) realisierten Decoderteilschaltungen (WDT), die aus einem NAND-Glied (ND2), dem Adressensignale (AS) zugeführt werden, und aus mindestens einem Inverterglied (IV2) besteht, das mit dem Ausgang des NAND-Gliedes (ND2) verbunden ist und daß das Wortleitungssignal (R) abgibt.
    5. CMOS-RAM-Speicher nach einem der vorhergehenden Ansprüche g e k e n n z e i c h n e t durch einen mit vier in Spaltenrichtung liegenden Grundzellen (GZ) realisierten Blockdecoder (BD) aus einem NAND-Glied (ND3), dem Adressensignale (AS) zugeführt werden, aus einem NOR-Glied (NO1), das mit dem Ausgang des NAND-Gliedes (ND3) verbunden ist und dem das Schreibauswahlsignal (WX) zugeführt wird und daß das Lesesignal (RD) abgibt, und aus einem weiteren NAND-Glied (ND4), daß über einen Inverter (IV3) mit dem Ausgang des NAND-Gliedes (ND3) verbunden ist und dem das Schreibauswahlsignal (WX) zugeführt wird und der das Auswahlsignal (WR) über ein Inverterglied (IV4) abgibt.
    6. CMOS-RAM-Speicher nach einem der vorhergehenden Ansprüche g e k e n n z e i c h n e t durch eine mit vier in Spaltenrichtung angeordneten Grundzellen realisierten Schreib-Lese-Schaltung (SL)
    -aus einem zwischen einer Datenleitung (DL) und einer Bitleitung (BIT) angeordneten Tritstatetreiber (TRS1) aus jeweils zwei in Serie liegenden N-Kanal-bzw.P-Kanaltransistoren, dem das Auswahlsignal (WR) invertiert und nicht invertiert zugeführt wird,
    -aus einem mit der Bitleitung (BIT) verbundenen NOR-Glied (NO2), dessen anderem Eingang das Lesesignal (RD) in invertierter Form zugeführt wird,
    -aus einem dem NOR-Glied (NO2) nachgeschalteten Tristatetreiber (TRS2), der das Lesesignal auf die Datenleitung (DL) überträgt.
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    法律状态:
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    1991-05-15| WWG| Wipo information: grant in national office|Ref document number: 1988902793 Country of ref document: EP |
    优先权:
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